Le poste consistera à implémenter des blocks physiques intégrés dans des ASIC en technologies avancées (7nm et 5nm).
Missions:
- Travail en collaboration avec l'équipe design logique ASIC pour des études de faisabilité, et exploration des compromis PPA (Performance, Power & Area) pour des blocs constituant les circuits intégrés
- Activité de floorplanning au niveau des blocs (taille et forme des blocs, emplacement des ports d'entrées-sorties, emplacement des mémoires)
- Conduite du flot d'implémentation physique sur les blocs :
synthèse topographique, placement des standard cells, construction du réseau d'horloge, routage des signaux, analyse de la congestion, convergence timing, chip finishing, optimisation de la consommation, vérifications physiques (DRC, LVS, antenna, electromigration power et signaux), analyse statique des timings sign-off, implémentation d'ECO, vérification formelle).
Profil :
Bac + 5, Diplôme d'ingénieur ou cycle universitaire équivalent, avec une spécialisation en micro-électronique/conception de circuits intégrés Les connaissances suivantes seront nécessaires pour démarrer la réalisation de ces tâches :
- Outils de synthèse FPGA ou ASIC
- Langage TCL (utilisé par les outils d'implémentation)
- Langage Verilog et/ou SystemVerilog (utilisés pour écrire le RTL servant de point d'entrée à l'équipe back-end)
- Langages Perl et/ou Python (pour traiter les gros volumes de données de manière efficace)
- Outil de gestion des révisions de fichiers (Git…)
- Anglais courant (écrit et oral, coopération avec des designers anglophones).
Ce poste requiert autonomie, rigueur et travail en équipe, avec une facilité de communication pour évoluer dans un groupe multifonctionnel et multi-sites.
Poste basé aux Clayes sous Bois (78) ou Sophia-Antipolis (06).
#LI-GT1
Profil :
Bac + 5, Diplôme d'ingénieur ou cycle universitaire équivalent, avec une spécialisation en micro-électronique/conception de circuits intégrés Les connaissances suivantes seront nécessaires pour démarrer la réalisation de ces tâches :
- Outils de synthèse FPGA ou ASIC
- Langage TCL (utilisé par les outils d'implémentation)
- Langage Verilog et/ou SystemVerilog (utilisés pour écrire le RTL servant de point d'entrée à l'équipe back-end)
- Langages Perl et/ou Python (pour traiter les gros volumes de données de manière efficace)
- Outil de gestion des révisions de fichiers (Git…)
- Anglais courant (écrit et oral, coopération avec des designers anglophones).
Ce poste requiert autonomie, rigueur et travail en équipe, avec une facilité de communication pour évoluer dans un groupe multifonctionnel et multi-sites.
Poste basé aux Clayes sous Bois (78) ou Sophia-Antipolis (06).
#LI-GT1
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